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前半部分是是從altera整理來的資料。

傳播延時(tPD)是信號從一個點傳播到另一個點所需要的時間。傳輸線傳播延時是材料相對介電常數的函數。

微帶布局傳播延時

您可以使用公式 5 來計算微帶線布局傳播延時。

公式 5：

帶狀線布局傳播延時

您可以使用公式 6 來計算帶狀線布局傳播延時。

公式 6：

圖 9 顯示了微帶線和帶狀線傳播延時與相對介電常數的關系。隨著 εr 的增大，傳播延時(tPD)也在增大。

圖 9.微帶線和帶狀線傳播延時和相對介電常數的關系

F=0.5/Tr

Tr是信號的上升時間，一般指信號從10%上升到90%或從20%上升到80%的時間，是否高頻電路取決于信號上升/下降沿，而不是時鐘頻率。

F2=1/(Tr×π)> 100M 或者 系統時鐘>50M 或者 采用了上升/下降時間小于5ns的器件或者是數模混合電路 都應按高頻電路設計。

另外還有一個以前別人問沒答對的：

PCB板每單位英寸走線帶來的延時Tpd可按0.167ns估算，即約15.2cm帶來1ns延時。Tr > 4 Tpd才能保證信號落在安全區。

和文檔給出這個數據時沒有討論分布參數，介質及其它任何參數，是有問題。這個只限于以后面試或筆試時的回答參考，另外水母精華區也有“30cm帶來2ns時延”的說法。

PS：抄一個估算的方法做參考，大家討論一下正確性：

微帶線線寬10mil，覆銅厚度1mil，板間距30mil，介質ε取5(FR4好像是4.5左右吧)

Tpd=1.017×Power((0.456×ε+0.67),0.5) ns/ft

=1.747 ns/ft

我忽然發現原來大家實際上就是在計算微帶線相關的一些參數

兩個常被參考的特性阻抗公式：

a.微帶線(microstrip)

Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。

b.帶狀線(stripline)

Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。

通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量(比如說1/3)，就稱為高速電路。

實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿(或稱信號的跳變)引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大于1/2數字信號驅動端的上升時間，則認為此類信號是高速信號并產生傳輸線效應。

信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態之前到達驅動端。反之，反射信號將在信號改變狀態之后到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。

上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大于1/2驅動端的信號上升時間? 一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系。

PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則***布線長度為7.62mm。 設Tr 為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問題區域。對于落在不確定區域及問題區域的信號，應該使用高速布線方法。

參考以上的介紹，我試驗者計算了布線的要求和等長的計算，大概可以得到線長的差距誤差為600mil以內。2410的Tr=0.2ns [1/500MHz] Tpd = 1/4*Tr = 0.05ns 允許的信號線差異為： 0.05ns/(0.167ns/英寸) = 0.2994英寸 = 299.4mil = 7.5mm。